發布時間：2023-03-17 18:00:52
序言：寫作是分享個人見解和探索未知領域的橋梁，我們為您精選了8篇的單元電路論文樣本，期待這些樣本能夠為您提供豐富的參考和啟發，請盡情閱讀。
關鍵詞：FPGA，可編程控制，高清信號源
一、FPGA的發展史
FPGA作為一種高新的技術,已經逐漸普及到各行各業,從1985年第一顆FPGA誕生至今,FPGA已經歷了將近20多個年頭,從當初的幾百個門電路到現在的幾百萬門、幾千萬門……,從原來的上千元的天價到現在幾元的超低價,可謂是出現了翻天覆地的變化。
FPGA誕生于1985年,當時第一個FPGA采用2μm工藝,包含64個邏輯模塊和85 000個晶體管,門數量不超過1 000個,由名為Ross Freema所發明。論文格式，高清信號源。FPGA是英文Field Programmable Gate Array的縮寫,即現場可編程門陣列,它是在PAL、GAL、EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的,既解決了定制電路的不足,又克服了原有可編程器件門電路數有限的缺點。
二、FPGA技術簡介
我們都知道構成數字邏輯系統最基本的單元是與門、或門、非門等,而他們都是用三極管、二極管和電阻等元件構成,然后與門、或門、非門又構成了各種觸發器,實現狀態記憶,FPGA屬于數字邏輯電路的一種,同樣由這些最基本的元件構成。一個FPGA可以將上億個門電路組合在一起,集成在一個芯片內,打破以往需要用龐大分立門電路元器件搭建的歷史,不僅電路面積、成本大大減小,而且可靠性得到了大幅度的提升。論文格式，高清信號源。一般的FPGA內部是由最小的物理邏輯單位LE、布線網絡、輸入輸出模塊以及片內外設組成,所謂的最小物理邏輯單元是指用戶無法修改的、固定的最小的單元,我們只能將這些單元通過互聯線將其連接起來,然后實現用戶特定的功能。一個LE由觸發器、LUT以及控制邏輯組成,可以實現組合邏輯和時序邏輯;隨著FPGA集成度的不斷增加,其內部的片內外設也越來越多,內部可集成SRAM、Flash、AD、RTC等外設,真正實現單芯片解決整個系統功能的目的。所以我們所需要控制的是布線層之間的互聯開關,這也是我們編程的對象,通過這些開關來改變功能。
三、FDGA的兩大工藝分類及比較
當今的FGPA按工藝分主要有SRAM工藝和Flash工藝兩類,前者最大的特點是掉電數據會丟失,無法保存,所以它們的系統除了一個FPGA以外,外部還需要增加一個配置芯片用于保存編程數據,每次上電的時候都需要從這個配置芯片將配置數據流加載到FPGA,然后才能正常的運行;但是Flash架構的FPGA掉電不會丟失數據,無需配置芯片,上電即可運行,它的特點非常類似ASIC,但是又比ASIC更加的靈活,可以重復編程。論文格式，高清信號源。在一些小規模的公司或者產品量不是很大的時候往往更傾向于用FPGA來取代ASIC,不僅能夠降低風險,而且能夠降低成本。論文格式，高清信號源。論文格式，高清信號源。
四、FPGA技術在高清信號源上的應用
正是由于FPGA的上述優點,它正在成為數字信號處理等領域的新寵。在信號源方面的應用也不例外,較早的信號發生器大多是由復雜的模擬電路構成,體積大,成本高且不易維護,現在使用的信號源功能單一,普通、高清、VGA, DVI信號源各自獨立速度慢、資源有限,格式內容單一且無法添加實際需要的特殊信號。如果采用可編程器件FPGA就可以解決這個問題,真正做到1080P的點對點的輸出,是高清信號源理想的選擇。
（一）HDTV測試信號簡介
根據相關視頻信號產生標準,需要產生HDTV測試信號,制式種類包括480P/I(60HZ)、576IP/I(50HZ)、720P、1080I(50Hz/60Hz)、1080P(50Hz/60Hz)、VGA640×480(60Hz/75Hz)、VGA800×600 (60Hz/75Hz)、VGA1024×768 (60/75Hz)NTSC、PAL。測試信號種類包括彩條信號、8(16)級灰階、中心十字、方格、方格加測試卡、灰度漸變信號、紅(綠、藍、白、暗)場、左右灰度、上下灰度可調、彩條灰度圖等等。信號輸出格式包括Y/Pr/Pb基色信號、R/G/B基色信號、CVBS信號、VGA信號,DVI信號,輸出采用高頻同軸Q9插座、CVBS輸出采用RCA插座。
（二）設計方案框圖及各部分簡介
1、信號存儲部分:主要作為無規律圖像的存放,專門特殊功能測試圖片的存放。
2、FPGA部分:采用通道總線選擇技術,依次定義以下制式:
3、控制部分——單片機:外圍人機接口控制(按鍵及LCD顯示部分)、向FPGA輸出兩根控制CLKD鐘信號,DIN數據信號與FPGA通信。晶振選通、控制完成FPGA配置、制74LS26(通其間接控制AD813)選擇后級放大輸出,通過RS232與其他設備進行通信。
（三）系統工作原理說明
1、系統上電初始化。系統上電后,單片機從數據存儲器讀取數據,并發送默認控制信息給FPGA,LCD顯示初始信息;單片機收到有按鍵按下時候或串行通信接受到命令后,根據信息選通時鐘、配置FPGA控制74LS26。
2、判斷按鍵。單片機判斷前面板上按鍵是否有按下,如果有按下做出相應處理:如果是制式,其他信號格式變化,單片機將發送控制信息給FPGA。論文格式，高清信號源。種類及其他信息變化狀態后:單片機不發送控制信息給FPGA,本系統上電初始化,而后等待單片機或FPGA觸發信號才會工作;而該觸發信號FPGA而言只有當單片機配置完FPGA后才會發出。
在設計高清信號源時,使用美國ALTERA公司的FPGA來進行圖像數據存儲和整理以及產生驅動電路所需要的各種控制波形,而在調試電路時,使用FPGA中多余的邏輯來產生VGA信號和彩條信號,所產生的信號穩定可靠。為電路調試帶來了很多方便,在實際應用中,還可以對彩條信號產生模塊方便地進行修改,比如可以修改行、場計數器的判斷值來調整彩條的大小。增加控制信號的位數。以及增加延時跳變的功能,使輸出的信號摘要。本文所述信號實現方法和程序經實驗是可行的,按照實際電路圖布板做成PCB,程序燒入FPGA,整機連接調試所得的信號符合國家電視信號有關標準。
參考文獻：
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【關鍵詞】避障；JK觸發器；紅外對管
1 引言
避障是智能體按照某一性能指標在遇到障礙時選擇的一種行走處理方法，并依據某一性能指標搜索一條從起始狀態到目標狀態的最優或近似最優的無碰闖路徑，是當今避障規劃中的難點。在智能小車的行駛過程中，如果在前方遇到障礙物則可向其的左側或右側轉向，以確保小車保持直線、無碰闖行駛狀態、使行駛的路徑達到最優、最短狀態。鑒于上述原理，特對避障系統作如下設定：若上一次智能小車轉向右側，則在當前遇到障礙物時智能小車向左轉，直到未探測到障礙物時停止轉動并開始向前直行；若上次智能小車轉向左側，則在當前遇到障礙物時向其向右轉，直到未探測到障礙物時停止轉動并開始直行。
2 自動避障系統規劃
設計智能避障系統時，首先需要檢測障礙物與否存在，以達到檢測障礙模塊實時檢測的目的；其次需對檢測信號進行處理，從而產生控制智能小車行走的控制信號，故需要智能避障控制中心模塊處理檢測到的障礙信號；通過控制小車驅動行駛電路，調控行駛電機的方向。由此特設計由三個模塊組成的避障控制系統：障礙檢測電路、自動避障控制系統、行駛驅動電路，其系統控制結構如圖1所示。
在障礙檢測電路模塊中，依據紅外線的反射原理，通過紅外對管收發紅外線，以判斷智能小車的前方是否存在障礙。在自動避障控制系統中，以檢測障礙電路的輸出作為本模塊的輸入，通過JK觸發器作為控制系統的存儲單元，實現對小車行駛方法的選擇。在小車的驅動電路模塊中，通過控制電路輸出的控制信號作為驅動輸入驅動電機的轉動，實現小車的直行、左轉和右轉。
3 自動避障控制系統設計
3.1 自動避障控制系統簡述
智能小車在行駛的過程中能夠識別并繞開障礙物，在充斥著障礙物的環境里自由行走。置前端一個紅外傳感器，當遇到障礙物時傳感信號X為高電平，否則傳感信號X保持低電平。在智能小車上有兩個控制信號Z0、Z1，分別控制智能小車的左右輪的轉動，當Z0、Z1分別輸出高電平時，控制行走輪上的直流電機轉動，從而控制智能小車的行駛方向。
本系統設計采用如下避障規則：當Z0為高電平，Z1為低電平時，智能小車左輪電機工作而右輪直流電機斷電，從而控制智能小車左轉；當Z0為低電平，Z1為高電平時，其右輪直流電機工作而左輪直流電機斷電，從而控制智能小車右轉；當Z0Z1控制端同時輸出高電平時，智能小車左右輪直流電機同時供電轉動，控制智能小車直行。
3.2 避障控制系統狀態表及狀態圖
由智能避障規則的簡述可知，智能小車在行駛的過程中可能會出現以下四種狀態：
（1）狀態S0：當前向前行駛，但上一次遇到障礙物時是左轉。此時當輸入信號X=0時，次態仍為S0，輸出Z1Z0=00；如果輸入X=1，時，表示前方檢測到障礙，其次態應為S1，輸出Z1Z0=01。
（2）狀態S1：當前智能小車在前方檢測到障礙物，智能小車向右轉。此時當輸入信號X=0時，表示智能小車已經繞過了前方的障礙物，其次態應為S2，輸出Z1Z0=00；如果輸入信號X=1時，次態仍為S1，輸出Z1Z0=01。
（3）狀態S2：當小車正向前行駛，但上一次遇到障礙物時是右轉。此時當輸入信號X=0時，次態仍為S2，輸出Z1Z0=00；如果輸入X=1，時，表示前方檢測到障礙，其次態應為S3，輸出Z1Z0=10。
（4）狀態S3：當小車檢測到前方障礙物，智能小車向左轉。此時當輸入信號X=0時，表示智能小車已經繞過了前方的障礙物，其次態應為S0，輸出Z1Z0=00；如果輸入信號X=1時，次態仍為S3，輸出Z1Z0=10。
通過上述過程所描述的控制系統狀態如表1所示，其狀態圖如圖3所示。
3.3 避障控制系統狀態分配
在數字邏輯電路中，常用“0”和“1”兩種狀態來描述實際電路中產生的高低電平，故需要把所得到狀態表中的各個狀態用二進制碼表示。現假設存在可通過輸入來改變其狀態的存儲單元Q，可用兩種狀態“0”和“1”表示輸出的存儲狀態。由于本系統包含2?個狀態，故該電路應選用兩級存儲單元Q1和Q0，其四種狀態：“00”、“01”、“10”、“11”，恰符合設計的要求。通過對上述狀態圖的分析，并依據狀態分配些規則得到如下分配方案：S0—00， S1—01 S2—11 S3—10狀態分配后的狀態表如表2所示。
3.4 避障控制系統激勵方程和輸出方程
根據狀態分配后的狀態遷移表，可得到智能小車避障控制系統輸出端Z1、Z0的輸出卡諾圖，如圖4、圖5所示。
通過對Z1和Z0的輸出卡諾圖的分析，Z和Z0輸出方程為
根據狀態分配后的狀態遷移表，通過分析可得到自動避障控制系統的兩級存儲單元Q1、Q0的次態卡諾圖，如圖6、圖7所示。利用次態卡諾圖可以求得各個存儲單元的次態方程。
通過對兩級存儲單元Q1、Q0的次態卡諾圖的分析，Q1、Q0的次態方程分別為：
依據上述計算，得出了系統的輸出Z1、Z0的輸出方程和存儲單元Q1、Q0的次態方程，但還需要選用合適的元器件來實現存儲單元，從而實現控制系統電路四種狀態的存儲，以設計出控制系統的邏輯電路圖。
3.5 避障控制系統邏輯電路圖
鑒于本避障控制系統中的觸發器屬于時序邏輯電路的范疇，而“0”和“1”兩種狀態，可以作為鎖存器在電路中使用，故電路的狀態用觸發器的狀態來表示。在控制設計時還需要根據觸發器Q1、Q0的次態方程，求出Q1、Q0的輸入激勵方程。本次設計中采用的是JK觸發器，結合JK觸發器的標準特征方程，可得Q1和Q0的標準特征方程分別為：
根據上述激勵方程和輸出方程，設計相應的門電路，結合方程（1）、（2）和Z1、Z0的輸出方程，則可得到智能小車避障控制系統的數字邏輯電路圖。
4 結語
本論文提出了一種智能小車自動避障系統的設計方案，通過檢測障礙電路、自動避障控制系統，避障控制系統輸出的控制信號驅動智能小車的行駛，實現了智能小車的避障處理。該系統基于數字電路的觸發器為核心控制系統，解決了小車在行駛過程中遇到障礙時的避障工作復雜的問題，使避障規則簡單化，提高小車避障的可靠性。
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關鍵詞:鎖相環;電荷泵;壓控振蕩器
Abstract: This paper presents a low noise、low power charge pump phase locked loop which is used as clock generator for USB2.0, The active circuit was implemented in CSM 0.18um CMOS technology. The whole PLL consists of phase/frequency detector、charge pump、loop filter、voltage control oscillator and frequency divider. Simulation result shows that, when output frequency is 480MHz, PLL peak to peak jitter is only 5.01ps and power consume is only 8.3mW.
Keywords: low noise;charge pump;VCO
1緒論
隨著微電子技術的發展,微處理器等系統主頻的不斷提高,通信速度的不斷提高,系統對時鐘生成恢復電路的要求越來越高,計算機需要處理的數據越來越多。接口,作為計算機與外設數據交換的通道,傳輸速度的要求隨著數據量的增加而不斷提高。在市場的推動下,USB 2.0 接口因為其高速和熱插拔特性在現代消費類電子接口技術上有著廣泛的應用。根據接收的數據恢復數據和時鐘,提供給數字系統一個精準的一個低抖動、與工藝無關數據時鐘在數據接收部分非常關鍵,因此對鎖相環電路的研究和設計也就具有了更加重要的意義。
由于電荷泵鎖相環具有頻率獲取能力、理論上無限大的頻率牽引范圍和零靜態相位誤差,因此電荷泵鎖相環成為了現代最流行的鎖相環結構[1]。圖1-1為本篇論文的鎖相環的整體結構框圖,它主要包含三個基本部件: 鑒相\鑒頻器(Phase\Frequency Detector,PFD )、環路濾波器(Loop Filter,LPF)和壓控振蕩器(Voltage Controlled Oscillator,VCO )。另外,為了實現頻率倍增,在鎖相環反饋回路中加入了一個分頻器,把輸出頻率分頻后與輸入參考頻率比較。另外,USB 2.0所要求的時鐘占空比為50%,所以需要在VCO的輸出加一個輸出占空比為50%的轉換電路。
輸出頻率為Fout =NFref =F0 +vcKvco,其中Fref 是輸入頻率,F0 是壓控振蕩器的中心頻率,Kvco是壓控振蕩器的增益。本文首先對鎖相環的數學模型進行了理論推導,然后根據理論對鎖相環的各個子模塊電路進行了設計,并給出了整個鎖相環的仿真結構,最后給出結論。
2鎖相環的數學模型
鎖相環是一個非線性系統[2],但是,如果鎖相環處于鎖定狀態時,我們可以用線性模型來分析它。鎖相環處于鎖定狀態是指由鑒相\鑒頻器產生的相位誤差信號Ve為一個固定的值。這時,輸出信號和輸入參考信號的頻率完全相等;如果PLL用作一個頻率合成器,那輸出頻率就是輸入頻率的N倍。圖2是一個基本的PLL線性模型圖。在這節中我們將一步一步推導出鎖相環的閉環增益H(S),并由此得到鎖相環兩個重要的參數:固有頻率ωn和阻尼系數ξ。
在鎖相環內部,鑒相\鑒頻器產生的相位誤差信號V是由輸入參考相位θ和反饋相位θ的差,乘上鑒相\鑒頻器的增益K得到的:
V(S)=K [θ(S)-θ(S)]=Kθ(S)
這個相位誤差電壓通過環路濾波器產生了VCO的控制電壓:
V(S)=V(S)F(S)
VCO的工作就像一個理想的積分器,它的傳輸函數是,則輸出相位可以表示為
θ(S)=
輸出相位被反饋,并通過一個N分頻的環路分頻器,產生了反饋相位θ:
θ(S)=
由此便可以得出鎖相環的傳輸函數H(S)
H(S)==(1)
鎖相環的傳輸函數具有低通特性。這意味著如果輸入參考相位變化非常緩慢,輸出相位將跟蹤它的變化。
本文中鎖相環采用如圖3所示的環路濾波器,這是一個二階濾波器。但C1的作用只是防止V的紋波干擾,它的取值一般為C2的1/10。由于這個原因,這個環路濾波器可以看作一階濾波器,它的傳輸函數(S)可表示為:
F(S)=R+
代入式(1)中,得到:
H(S)=
=N (2)
由上式可以得出鎖相環兩個重要的參數:固有頻率ω和阻尼系數ξ
ω= (3)
ξ= (4)
固有頻率ω和阻尼系數ξ是鎖相環系統級設計中兩個關鍵的參數。使用S域坐標可以方便地說明它們的意義[3]。
我們可以看到,極點以θ=sin-1ξ的角度距離原點ω。阻尼系數ξ是穩定性的量度。如果ξ等于零,則極點位于虛軸上,系統將以ω的頻率穩態振蕩。當ξ增大,極點會移向左半平面,系統也因此變得穩定。在這種情況下,系統的脈沖響應是一個以ω頻率的阻尼振蕩。阻尼系數ξ越大,系統越穩定,但系統的穩態時間也越長。為了在兩者之間折中,我們取ξ==0.707。
固有頻率和阻尼系數同樣影響到鎖相環的環路帶寬。鎖相環的3-dB帶寬為[4]:
ω=ω
其中,α等于:
α=2ξ+1-4ξ-
在整個鎖相環中,壓控振蕩器是最大噪聲源,而且它的噪聲具有高通特性。為了抑制VCO噪聲,一般將鎖相環的3-dB帶寬選取得稍大一些。在本論文中,鎖相環的3-dB帶寬等于1 MHz。固有頻率ω和阻尼系數ξ這兩個參數確定下來后,我們可以由它們代入式(3)(4)解出環路濾波器的參數C1、C2、R2。
3子模塊設計
3.1 鑒頻鑒相器(PFD)、電荷泵(CP)、環路濾波器(LPF)的設計
圖5所示的電路圖包括了鑒頻鑒相器(PFD)、電荷泵(CP)和環路濾波器(LPF)。本文采用的VCO隨著控制電壓的升高,頻率是降低的。故在電荷泵中,dn信號為高時,環路濾波器中的電容放電,使控制電壓下降,VCO頻率升高;而up控制上面的開關,當其有效時,環路濾波器中的電容充電,VCO頻率降低。
在電荷泵的電路設計中,由于模擬電路采用的電源電壓為3.3 V,因此采用共源共柵的電流鏡來減小Icharge和Idischarge之間的失配。同時,為了降低時鐘饋通效應,以及開關管m0、m1、m6、m7的溝道電荷注入效應,在電路中增加開關管m2、m3、m4、m5,并且開關管m0、m1、m6、m7選用最小的溝道長度,在其滿足通過電流源的電流的條件下寬長比盡可能小。采用單位增益放大器使得Vc與節點C的電壓保持一定,從而降低Vc和節點A,B的電荷分享效應。
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3.2 壓控振蕩器(VCO)
現代CMOS工藝中,環型振蕩器應用廣泛,而且偶數級延時單元構成的環型振蕩器可以方便地產生同相和正交相輸出信號,不需要多相濾波器等后續處理電路[5]。所以本文采用四級延遲單元組成的環形振蕩器,并且用控制電壓Vc控制延遲單元的延遲時間,如圖6所示。
鎖相環結構中,產生相位噪聲的最主要模塊是VCO,所以VCO必須對電源電壓和襯底噪聲不敏感,差分緩沖級(Differential Buffer Stage)延遲單元正好可以滿足這個要求,每個延遲單元包含一組源極耦合的差分對,其負載由柵漏短接的PMOS管和用VBP偏置的同樣尺寸的兩個PMOS管并聯組成。通過改變的大小可以改變延遲單元負載阻抗的VBP大小,從而改變了延遲單元的延時。
采用單個MOS管作為延遲單元的可調電阻負載,負載一般都是非線性的,非線性負載會將共模噪聲轉變為差模噪聲,從而影響到延遲時間。而圖6中延遲單元的負載為兩個MOS管并聯組成,其電流電壓特性關于電壓擺幅的中點對稱,由于其具有對稱性,雖然也是非線性的,可將一階耦合項消除掉,只留下高階項,從而較大程度上可以減小電源上的共模噪聲所引起的抖動。
另外,為了降低電源電壓噪聲對環形振蕩器的影響,本文采用負反饋的動態偏置方式來對延遲單元進行偏置,如圖6所示。該偏置電路由一個運放和兩個半鏡像電路組成,由運放輸出產生的VBN動態地調整流過鏡像電路和延遲單元的電流,直到VA、VBP和Vc相等,負反饋有效地提高了電流源的輸出阻抗,使其電流和電源電壓和襯底電壓無關。同時,由于采用了自偏置技術,此延遲單元對電源噪聲和襯底噪聲不敏感,且不需要額外的帶隙基準來對運放和延遲單元進行偏置。
3.3 50%占空比轉換電路
USB 2.0所要求的時鐘占空比為50%,需要在VCO的輸出加一個輸出占空比為50%的轉換電路。傳統的做法是在VCO的輸出加一個2分頻器電路[6]。采用該種方法將使VCO的工作頻率是輸出頻率的兩倍,這將限制最大的輸出頻率。為此,本論文采用一個雙端變單端的轉換電路,該電路同樣能輸出一個占空比為50%的方波,而且VCO的工作頻率無需是輸出頻率的兩倍。電路如圖7所示,它包括兩個反相NMOS差分對放大器、兩個PMOS共源放大器和一個NMOS電流鏡。由于兩個NMOS差分對的電流和VCO延遲單元的偏置電流一樣,所以該NMOS差分對放大器能夠準確地接收VCO延遲單元輸出的共模電壓,NMOS差分對放大器對信號進行放大并給PMOS共源放大器提供一個直流偏置電壓,PMOS共源放大器再對信號進行放大并通過一個NMOS電流鏡轉換成單端輸出,實現雙端轉單端的功能,并且輸出占空比為50%。
4整體仿真結果
在前文子電路分析與設計的基礎上,采用CSM 0.18μm CMOS模型對整體電路進行了仿真。其中,輸入參考頻率Fref =12 MHz,分頻器N = 40,輸出頻率為12MHz*40 = 480 MHz。圖8為鎖相環版圖和輸出抖動圖,從圖中看到,在鎖相環輸出頻率為480 MHz時,峰峰抖動是5.01 ps。整個芯片中模擬電路用3.3 V供電,數字電路用1.2 V供電,功耗僅為 8.3 mW。
5總結
本文以“自頂而下”的方法設計了一款480 MHz、用于USB 2.0的時鐘產生功能的、低噪聲、低功耗CMOS鎖相環。本文首先從鎖相環的數學模型入手,縝密地推導出了鎖相環的傳輸函數和兩個對鎖相環性能有巨大影響的參數:固有頻率ωn和阻尼系數ξ;接著詳細分析了構成鎖相環的各個子電路:鑒頻/鑒相器、電荷泵、壓控振蕩器等。最后將整個鎖相環進行了整體仿真。仿真結果表明,在輸出頻率為480 MHz時,峰峰值抖動僅為5.01 ps,功耗僅為8.3 mW。設計完全可以滿足USB 2.0時鐘的要求。
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1.題目：邏輯選擇無環流直流調試系統
2.直流電動機的額定參數:
型號Z2—41
它勵
Pnom=3KW Unom=220V Inom=17.2A nnom=1500rpm Uφnom=220V
Iφnom=0.573A
3.其它的已知參數:
① 折合到電動機軸上的總飛輪慣量GD2=5.6Nm2
② 變流器的內阻 Rrec=1.35Ω
③ 電樞電阻 Ra=1.4Ω
④ 平波電抗器電阻 Rpl=0.5Ω
⑤ 電樞回路總電感 L=40mH
⑥ Ce=(Unom–InomRa)/nnom Vmin/r
⑦ 過載倍數 λ=1.5
⑧ 各調節器限幅值及給定值 Unm*=±10V
Uim*=±10V
電流調節器的限幅值為±8V
速度反饋濾波Tom=10ms
電流反饋濾波Toi=2ms
4.系統的技術性能指標要求:
穩態指標：穩態無靜差
動態指標：δi≤5% δn≤10%
前
言
隨著電力傳動裝置在現代化工業生產中的廣泛應用，以及對其生產工藝、產品質量的要求不斷提高，需要越來越多的生產機械能夠實現制動調速，因此我們就要對這樣的自動調速系統作一些深入的了解和研究。
本設計的課題是邏輯選觸無環流直流調速系統。該系統屬于模擬系統，雖然不是很先進，但仍然在工礦企業中有著廣泛的應用，本設計有較高的集成度，大量采用了LM和CMOS、HTL集成器件，使模擬數字集成電子電路的各種型號的運放. 邏輯單元，時序單元，觸發器，光電器件紛呈在電路版上，同時也大量的使用分立元件等特點。
本文將先分析主回路及計算，論述其工作原理，接著講解各個控制單元，本系統的控制線路采用速度、電流、雙閉環調速系統。此外，為了控制給定信號的加速度，系統中又加入了一個給定積分器，兩個環節的調節器均采用PI調節器
在本論文的最后，對系統進行動態校正和工作過程各階段進行較詳細的圖文討論。本系統采用的是串聯校正。
本設計采用邏輯選觸無環流調速系統，投資少，調整方便，較符合實際需要，并且使用起來也比較的安全和方便，出故障時能及時察覺和排除。
由于作者水平有限，時間倉促，望指導老師，專家同仁多加批評指正。
作者
目
錄
第一章 系統主回路設計 5
§1-1系統主回路的論述、比較及選擇 5
一.三相半波與三相橋式的比較 6
二.電樞反接可逆線路與勵磁反接可逆線路的比較 6
§1-2 主回路的工作原理 7
一．關于三相橋式反并聯 7
二．主回路的工作原理 7
§1-3 主回路各元件的參數的選擇及計算 8
一、整流變壓器額定參數的計算與選擇 8
二、晶閘管和整流管的選擇及計算 9
三、平波電抗器的電感量的選擇及計算 10
四、閘管的保護裝置及其計算 11
第二章 系統控制單元論述 17
§2-1可逆調速系統的方案 17
§2-2邏輯無環流可逆系統 17
§2-3 控制單元的論述 20
第三章 操作回路工作原理 35
第四章 系統的工作過程分析 37
§4-1 雙閉環調速系統的組成 37
§4-2調速系統的工作原理及靜態特性 38
一、系統的組成過程中應注意的兩個問題 38
二、系統的靜態特性 40
§4-3 調速系統的動態特性 40
一、雙閉環調速系統突加給定時的動態響應 40
二．雙閉環調速系統的抗擾性能 44
第五章 系統的動態校正 46
§5-1 二階及三階最佳校正 46
一、二階最佳校正 46
二、三階最佳校正 47
§5-2 電流環的設計 47
§5-3 轉速環的設計 49
附件一 環流直流調速實驗裝置元器件材料明細表 51
主回路，勵磁回路及操作電路部分 51
脈沖功放部分 53
調節大板部分 54
附件二 參考文獻 59
附件三 圖紙 60
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關鍵詞：CCD器件；時序電路；驅動；光積分時間
中圖分類號：TP333.5+3文獻標識碼：B
文章編號：1004-373X(2009)03-160-03
Design of the Driving Time Sequence Circuit of Linear CCD Based on FPGA
YUAN Jinfeng,CHEN Wenyi,LI Kai
(Xi′an Institute of Post &Telecommunications,Xi′an,710061,China)
Abstract：CCD is used in modern photoelectronics,precision instrument and many aspects.Usually,the driving time sequence is designed under special condition or special uses.This paper takes linear CCD device TCD1500C as example,by researching the character of CCD and sequence circuit waveform,designs driver circuit waveform that uses FPGA and enables it to meet the application requirements.By changing the clock frequency or increasing the cycle-integral number of clock pulses,thus changing optical integration time.
Keywords：CCD device;time sequence circuit;driver;optical integration time
0 引 言
電荷耦合器件(Charge Coupled Devices,CCD)是一種圖像傳感器，它在工業、計算機圖像處理、軍事等方面都得到廣泛的應用。目前CCD的應用技術已成為集光學、電子學、精密機械與計算機技術為一體的綜合技術，在現代光子學、光電檢測技術和現代測試技術領域中起到了相當大的作用。因此，CCD的作用是不可估量的。然而，CCD要正常工作是要驅動時序的，雖然有些CCD往往自帶驅動，但是在特殊需要或需要加特殊功能時，CCD驅動往往需要自己設計，例如曝光時間可調等功能。
現場可編程門陣列(Field Programmable Gate Array，FPGA）是在PAL,GAL,EPLD等可編程器件的基礎上進一步發展的產物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現的，既解決了定制電路的不足，又克服了原有可編程器件門電路數有限的缺點。
由于FPGA具有易修改，在線編程等特點，可根據不同要求進行在線配置，從而升級方便。另外由于FPGA集成度高，可將系統的部分或全部功能集成在一片芯片上，可減小系統硬件復雜度。
2 CCD工作原理和特性參數
TCD1500C是一種高靈敏度、低暗電流、5 340像元的線陣CCD圖像傳感器，其像敏單元大小是7 μm×7 μm×7 μm;相鄰像元中心距也是7 μm;像元總長是37.38 mm。其驅動時序圖如圖1所示。TCD1500C在驅動脈沖作用下開始工作。
由圖1可知，CCD的一個工作周期分為兩個階段：光積分階段和電荷轉移階段。在光積分階段，SH為低電平，它使存儲柵和模擬移位寄存器隔離，不會發生電荷轉移現象。存儲柵和模擬移位寄存器分別工作，存儲柵進行光積分，模擬移位寄存器則在驅動脈沖的作用下串行地向輸出端轉移信號電荷，再由SP進行采樣和保持，最后由OS端分別輸出。RS信號清除寄存器中的殘余電荷。在電荷轉移階段SH為高電平，存儲柵和模擬移位寄存器之間導通，實現感光陣列光積分所得的光生電荷勢阱中，此時，輸出脈沖停止工作，輸出端沒有有效電荷輸出。由于結構上的安排，OS先輸出13個虛設像元信號，再輸出45個啞元像元，然后再輸出5 340個有效像元信號，之后再是12個啞元信號，輸出1個奇偶檢測信號，以后便是空驅動(空驅動的數目可以是任意的)。
2 芯片的選擇以及設計平臺概述
FPGA選擇的是ALTERA公司的FLEX10K系列的EPF10K10LC84-4，他是一款典型在線可編程FPGA器件。
設計選擇的平臺主要是Modelsim。Modelsim仿真工具是Model公司開發的，它支持Verilog DHL,VHDL以及他們的混合仿真，可以將整個程序分布執行，使設計者直接看到它的程序下一步要執行的語句，而且在程序執行的任何步驟任何時刻都可以查看任意變量的當前值，可以在Dataflow窗口查看某一單元或模塊的輸入輸出的連續變化等，比Quartus自帶的仿真器功能強大的多，是目前業界最通用的仿真器之一。仿真都正確無誤后再用Quartus Ⅱ軟件來綜合和下片。本程序采用Verilog硬件描述語言編寫，其可移植性和可讀性都好。
3 CCD驅動時序的設計和實現
由圖1所示，其設計方法是：在系統最佳工作頻率下，通過基本計數單元產生CCD工作所需的波形，保證CCD正常工作。根據TCD1500C的技術手冊，可以看出時鐘Φ為典型值0.5 MHz時，占空比為1∶1；輸出復位脈沖ΦRS為1 MHz，占空比為1∶3，采樣保持脈沖ΦSP=1 MHz，脈沖寬度為100 ns。根據所給出的時序關系圖可以得到轉移脈沖ΦSH，時鐘Φ，復位脈沖RS，采樣保持脈沖SP等控制信號的時序圖。由于1個ΦSH周期中至少要有5 411個Φ脈沖，即TSH>5 411T。由此可知，改變時鐘頻率或增加光積分周期內的時鐘脈沖數，就可以改變光積分時間。即通過積分時間控制信號A1，A2，A3控制積分時間的改變；000～111分別控制8檔積分時間變換。000時間最短，111時間最長，可以通過軟件動態設置積分時間，實現CCD光積分時間的智能控制。部分實現程序如下：
always @ (posedge CLK_20M or negedge RESET)
begin
if(~RESET)
rs_count ＜= 5′h00;//復位信號計數器
else if(rs_count == 5′h13)
rs_count ＜= 5′h00;
else
rs_count ＜= rs_count + 1′b1;
end
always @ (posedge CLK_20M or negedge RESET)
begin
if(~RESET)
RS ＜= 0;
else if(rs_count == 5′h0E)
RS ＜= 1;
else if(rs_count == 5′h13)
RS ＜= 0;
end
編譯后最后得到的仿真波形結果如圖2所示。
4 結 語
本文實際采用Modelsim開發系統實現編程和測試程序的編寫，內部模塊采用Verilog 硬件描述語言編寫，完成了時序電路的設計和實現，并測試無誤后下載到FPGA上，產生CCD驅動，輸出結果十分理想。不僅簡化了電路設計，提高可靠性，而且提高了研發速度。
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關鍵詞:低功耗設計;電源關斷; CPF格式
The Design Implementation Based on Power Shut off Technology
WANG Dian-chao YI Xing-yong Pan Liang
(CEC Huada Electronic Design Co.,Ltd. Beijing 100102,China)
Abstract:The technology of Power Shut Off(PSO) refers to shutting off the power of the module when it dose not work in a period of time, in order to reduce chip power .The CPF format developed by Cadence company was adopted in this paper to define each low power cell and to introduce implementation flow of PSO through an experimental case. The result shows that the chip's static power can be effectively reduced when the PSO technology is used.
Key words: Low power design; Power Shot Off; CPF format
1引言
隨著系統芯片(SoC) 采用更先進的制造工藝并集成更多的功能,它所面臨的高性能與低功耗的矛盾越來越突出。對于130nm及以下的工藝,芯片的功耗密度越來越高、漏電功耗所占比例越來越大,在90 nm時,靜態功耗在總功耗的比例已經接近1/3,如圖1所示,所以在芯片的設計過程中,除了對芯片的動態功耗進行優化外,還要對芯片的靜態功耗進行有效的優化。
芯片中某些模塊在一段時間內不工作時,通過將其供電電源關斷,從而達到降低芯片功耗的目的。電源關斷(PSO)技術是最有效的降低靜態功耗的技術之一。本文通過采用Cadence公司的CPF格式來定義各個低功耗單元,用實例來介紹實現電源關斷的過程,并對結果進行了分析。
2 電源關斷技術
及CPF格式定義低功耗單元
2.1 電源關斷技術簡介
如果某一模塊在一段時間內不工作,可以關掉它的供電電源。關掉供電電源可以使用設置在模塊頂部或底部的Power Switch開關,通常在使用后端工具進行布局布線時加入。斷電后,模塊進入睡眠模式,其漏電功率很小。喚醒時,為了使模塊盡快恢復工作模式,需要保持關電前的狀態,保持寄存器(SRPG)可用于記憶狀態。 為了使保持寄存器記憶狀態,模塊的電源關斷時,需要常開電源為保持寄存器供電。為了保證在睡眠模式時,下一級的輸入不會懸空,設計中需要插入隔離單元(Isolation Cell),提供一個“1”或“0” 的輸出,使下一級的輸入為確定的邏輯值。綜上所述,電源關斷設計需要工藝庫中提供的低功耗單元包括:包括保持寄存器(SRPG)、隔離單元(ISO)、常開緩沖器(always on buffer)及電源開關(power switch)等低功耗單元。
2.2 CPF格式定義低功耗單元
面臨低功耗設計,EDA工具供應商強調整個流程進行優化來實現低功耗自動管理的概念,同時簡化設計的復雜性。由Cadence公司開發、Si2(silicon integration initiative)的低功耗聯盟(LPC)管理的通用功率格式(CPF,common power format)首先于2005年向行業開放。Synopsys后來聯合Mentor和Magma等公司開發了統一功率格式(UPF,unified power format)于2007年2月底作為一項Accellera標準出臺。 UPF和CPF命令十分類似,只是各自對應于不同的EDA工具。如圖2所示CPF設計流程。
CPF文件允許用戶在整個RTL-GDSII設計流程中定義功率設計意圖和約束條件,使用Tcl腳本文件,用戶可以使用其中的命令完成諸如建立和管理電源域、確定隔離和保持、定義與電源相關的規則和約束條件等等。
3基于電源關斷技術的設計實現
3.1設計實例介紹
測試芯片采用了電源關斷的低功耗設計技術,芯片中劃分了5個獨立的電源域,其中PD0為常開電源域,PD1-PD4為可關斷電源域,電源域中的寄存器在綜合階段全部替換成了保持寄存器,因此可以在電源重新上電后恢復斷電前的數據。芯片的邏輯部分供電電壓為1.8V,芯片中包含了一塊電源可關斷的SRAM模塊,如圖3所示。
物理實現選用的工藝庫為130nm低功耗庫,庫中包含了電源關斷設計所需要的低功耗單元。
3.2芯片的物理設計
相對于普通設計,在物理實現過程中,低功耗設計有一些特殊的步驟,需要在設計過程中加以注意,如加入power switch開關、添加連接常開電源的well tap 單元等等。接下來將對設計實現中的特殊步驟加以介紹。完整的低功耗設計實現流程如下:
3.2.1 添加 Power switch 開關
對需要關斷的Power Domain,添加power switch開關,在添加開關時要保證power switch屬于所添加的電源區域,同時起始點設置為布線間距的整數倍,否則在布線后插入filler會產生空隙。本次設計中power switch插入的起始點為264,此距離為采用的130nm工藝庫中布線間距(0.48)的整數倍。插入power switch腳本如下:
#PD1
addPowerSwitch-column
-powerDomain PD1
-globalSwitchCellName scs8lp_sleep_head_L
-leftOffset 264 -enablePinIn sleep
-enablePinOut sleepout
-enableNetIn instance_core/UNCONNECTED22
-enableNetOut sw_out
-checkerBoard 1
-horizontalPitch 900.0
3.2.2加入well tap單元:
對于常開電源區和可關斷電源區,需要添加不同類型的well tap,對于常開電源區,加入普通類型的well tap;但對于可關斷電源區,由于電源關斷后,仍然有保持寄存器中的一部分邏輯電路在工作,即保存關斷前的數值,因此,必須對這部分工作的器件進行阱連接。添加特殊類型的well tap。如圖4所示,well tap單元上加有窄的stripe,以保證well tap供電,進而使保持寄存器工作部分的邏輯電路的阱連接。
3.2.3 Buffer tree synthesis for SRPG and ISO cell
對于各個電源區域保持寄存器的控制端,由于受到同一個控制信號的驅動,容易產生信號的延時及max fanout不滿足問題,通常對這些端口的信號線進行buffer tree synthesis,進而對信號到達不同寄存器的skew進行平衡。
隔離單元與保持寄存器單元類似,也要對控制信號端進行buffer tree synthesis。
相應的腳本如下:
#SRPG enable signal buffer tree synthesis
selectNet instance_core/n_594
bufferTreeSynthesis -bufList{scs8lp_bufkapwr_1scs8lp_bufkapwr_4}
-maxDelay 300ps
-net instance_core/n_594
-fixedBuf
-fixedNet
# isolation enable signal buffer tree synthesis
selectNetinstance_core/n_8065
bufferTreeSynthesis -bufList {scs8lp_buf_4}
-maxDelay 300ps
-net instance_core/n_8065
-fixedBuf
-fixedNet
在進行buffer tree synthesis 過程中,一定要設置-fixedBuf fixedNet,否則優化過程中,會使常開的buffer被普通buffer替代,致使期望保存或恢復的數值不能正確操作。
3.2.4 Always on pin connected for SRPG
保持寄存器用于受到電源關斷的區域,保持寄存器一般包含兩級:主級與存儲級。主級與本地(可開關)電源軌相連。存儲級與常開電源相連,以便用最小的漏電電流保持正常狀態,存儲級通常使用高閾值電壓晶體管。如圖5所示130nm工藝庫中保持寄存器版圖,其中kapwr為常開電源Pin。
保持寄存器的性能與常規寄存器幾乎完全一樣,不過需要更大的面積和稍高的動態耗電。在正常運行過程中,這些寄存器具有與其他標準寄存器相同的功能,一旦發出保持啟動信號,寄存器就進入保持模式,意味著可以關閉電源,處于保持模式時,時鐘和重置信號不起作用。
在時鐘樹綜合之前,需要對保持寄存器的常開電源Pin進行連接。布線器會把選中的器件、選中的pin連接到指定的電源stripe上去,腳本如下:
#SRPG virtpwr connected by nanoroute
setNanoRouteMode -routeHonorPowerDomain true
setPGPinUseSignalRoute scs8lp_srsdfrtp_1:kapwr scs8lp_bufkapwr_1:kapwr
scs8lp_bufkapwr_4:kapwr
selectNet VDD1V8
setNanoRouteMode -routeSelectedNetOnly true
globalDetailRoute
setNanoRouteMode -routeSelectedNetOnly false
以上幾個步驟為電源關斷設計中相對普通設計需要特別注意的地方,布局布線完成后,需要進行詳細的DRC/LVS檢查。
4芯片的測試結果分析
芯片從Foundry返回后,測試結果表明,芯片可以實現電源關斷的操作,重新上電后,可以實現數據的恢復,如圖6所示。
對于單個可關斷的電源域,動態功耗為:3.04-3.25mA,供電電源關斷后,靜態功耗為: 189-200nA,從上述結果可以看出,芯片采用電源關斷技術,可以有效的降低芯片的靜態功耗。對于手持式設備,芯片的靜態功耗或待機功耗要求苛刻,對一些認證IP,認證結束后,芯片正常工作狀態下,不需要其繼續工作,可以考慮采用電源關斷技術,關斷其供電電源;對于某些特殊的IP或Memory等,也可以同樣采用此技術。
5結束語
電源關斷技術要求從系統級處了解在哪里增加電源門,怎樣及何時去控制這些電源門。同時切斷設計的電源必須能節省功耗,因為在斷電和加電轉換期間的功率純粹是浪費的。斷電和加電要求一定的轉換周期,也需要通過仿真來對比電源關斷時節省的功率以及加電時耗費的切換功率,同時,也必須權衡考慮為實現此省電技術而需要的芯片面積和關斷該設計所導致的任何性能降低。
采用電源關斷技術實現芯片設計,要從綜合階段開始,綜合過程中插入隔離單元并把普通寄存器替換為保持寄存器。接著,物理實現階段必須了解頂部/底部(header/footer)開關的特殊電源連接需求,正確的將開關插入各自的電源域中,同時要添加特殊類型的well tap,以保證保持寄存器常開部分邏輯電路的阱連接,在時鐘樹綜合之前,需要對保持寄存器的常開電源Pin進行連接等等。
為確保流片成功,芯片設計要求通過時序和信號完整性分析,來解決開關中額外的IR-drop壓降、通過隔離單元的時延和控制信號對噪聲的靈敏度問題。等效性檢查應包括電源域識別、隔離/電源開關使能的驗證以及狀態保持的睡眠/喚醒序列檢查等等。
基于以上論述,是否采用電源關斷設計要經過仔細的分析,準確的評估芯片設計中采用電源關斷技術后可以優化靜態功耗的比例。同時,物理設計實現過程中,需要特別注意與其他普通設計的區別。
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作者簡介
王殿超,北京中電華大電子設計有限責任公司芯片工程部 物理設計工程師;
防潮是糧食儲存過程中一項重要內容，對糧食的儲存質量有很重要的作用。它直接影響到儲備物資的使用壽命和工作可靠性。為保證日常工作的順利進行，首要問題是加強倉庫內溫度與濕度的監測工作。但傳統的方法是用扦樣式玻璃溫度計，人工判讀等最原始的測溫方法，工作量大，難以控制，滯后嚴重，做好日常的糧情檢查工作，可以發現問題，及時處理，以保證儲糧的安全。本論文側重介紹“單片機溫度檢測系統”的軟、硬件設計及相關內容。論文的主要內容包括：采樣、LED顯示，單片機89C51的開發以及系統應用軟件開發等。作為控制系統中的一個典型實驗設計，單片機溫度檢測系統綜合運用了單片機技術、模擬電子技術、通信技術、數碼顯示技術等諸多方面的知識。
2糧倉濕度檢測系統硬件設計
糧情測控系統是計算機硬件與軟件的結合體，實現了計算機對儲糧的檢測與預警。系統硬件由控制部分和信號檢測部分組成，其中，控制部分包含五個模塊：控制器模塊、手動按鍵、顯示模塊、通信模塊和報警模塊；信號檢測部分包含一個模塊：濕度檢測模塊。
2.1核心單元電路
綜合考慮系統的方便性，可靠性，性價比等因素，系統主機芯片采用AT89C51。AT89C51是控制系統常用的單片機，應用在很多領域，利用它完成的報警系統很多。使用AT89C51單片機構成的計算機系統能夠實現準確的采樣煤氣濃度，能夠達到題目的設計要求，而且AT89C51單片機相對于其它型號的單片機，更加易于學習和掌握，性能也相對比較好。
2.2檢測傳感器和檢測電路
濕度檢測采用的是濕度傳感器HS1101。在糧情測控系統中主要是檢測室內與室外的濕度，一般一個糧倉有兩個濕度檢測點，且精度要求不高。
2.3顯示電路設計
系統顯示模塊采用數碼管動態顯示原理，清晰的顯示實時濕度值
3軟件設計
整個系統軟件設計分為兩個部分，作為主控的上位機的軟件設計及作為數據采樣的單片機終端節點的軟件設計。系統采用模塊化編程，將各部分功能分別實現，主要的功能子程序有：數據采集、標度變換、線性校正、數制轉換、數值顯示、發送、接收和部分中斷子程序。
4系統調試
本次設計采用的是模塊化電路和模塊化程序，因此在聯調時只需要把各模塊進行正確的連接就可以實現仿真，其模塊與電路圖在前面已經介紹這里只是給出總體調試的效果，把軟件調試的.HEX文件燒入其中的AT89C51中就可以運行了。
5結語
關鍵詞：無線電調試工； 分析排故； 信號發生器； 維修調試
中圖分類號： TM935.3 文獻標識碼：A 文章編號：1006-3315（2015）04-159-002
蘇州市無線電調試工三級操作技能鑒定主要有模電項目、PLD和單片機應用共三個項目考試，而其中模電項目考核主要包括信號發生器及示波器兩個內容。作為模電項目考核的一個重要內容，信號發生器預設故障的熟練排除、信號發生器整機故障的調試以及填寫完整的調試記錄是教學必備的內容。下面我主要針對實際教學情況，概括信號發生器的原理及方框圖，針對它的整機故障特點，整理出信號發生器的排故思路，突出學習的注意事項。有利于提高學生的維修能力，更有利于提高學生的故障分析能力，同時也有利于為教師的教學提供更好的方案。
一、電路原理及方框圖
信號發生器也稱信號源，有時直接稱振蕩器，在實際的科研和一線生產環節應用很廣。信號發生器的輸出波形各不相同，一般可分為：脈沖信號發生器、噪聲發生器、正弦信號發生器、函數信號發生器。其中函數信號發生器是能夠產生多種波形，如鋸齒波、三角波、正弦波、矩形波（含方波）的電路。電路實驗以及設備檢測等場合中，函數信號發生器用途非常廣泛，其體積小、重量輕、使用方便，經常被用作實訓室的低頻信號源。不同類型的信號發生器的工作原理往往不一樣，但主體電路結構卻往往很相似，所以我們可以對一些常見的故障及原因進行以下歸納，找出規律。
我校無線電調試工三級考核訓練時使用的信號發生器，能輸出正弦波、三角波、方波三種波形信號，并能用LED數碼顯示器顯示輸出信號的頻率和正弦波信號的電壓有效值。具體框圖如下圖1：
1.信號產生電路單元
該電路可產生頻率在100Hz～10kHz之間、幅度是0～5V之間可調的低頻信號。整機的輸出信號有三種選擇，分別是三角波、正弦波和方波。
2.AC-DC轉換器單元
該電路可將振蕩器單元輸出的正弦波交流電壓變換為直流電壓。且轉換后的直流電壓與原正弦波電壓的有效值在數值上相等。
3.數字直流電壓表單元
該電路顯示直流電壓值。這樣當輸出信號為正弦波時，經AC-DC轉換后，直流數字電壓表顯示的就是輸出信號的有效值。對于其它波形，數字電壓表顯示的數值沒有實際意義，只能大致表示信號的大小。這與數字萬用表交流電壓檔一樣。
4.數字頻率計單元
該電路用于顯示輸出信號的頻率。為了使數字頻率計顯示值穩定可靠，輸入頻率計的信號直接取用振蕩器的方波信號，使之不受輸出信號幅度大小的影響。
5.穩壓電源單元
該電路為其它各單元電路提供相應的直流電源。即：為數字頻率計單元和直流數字電壓表單元提供5V的直流電源電壓。為振蕩器單元和AC-DC轉換器單元提供+12V和-12V兩組直流電源電壓。
二、整機故障
整機故障是指電路不能實現應有的功能、或技術指標未能到達規定的要求。因整機是由單元電路組成的，所以，整機故障歸根到底是單元電路故障。
整機排故的目的不是直接找到故障點，而是將整機故障查實到具體的單元電路中去，再用單元電路排故方法去排除故障。整機故障可以從三個方面反映出來：
1.數字直流電壓表顯示異常。
2.數字頻率計顯示異常。
3.輸出波形異常。
下面我們就來分析探討整機故障現象和排故方法。
三、數字式低頻信號發生器整機故障分析
1.電源類故障
電源單元是所有其他單元的供電部分，電源單元的任何故障都會引起相應單元的故障，電源不正常，有很多種類，如電壓偏高、偏低、電壓為零等，可能會引起頻率范圍偏移、電壓幅度偏差、顯示器不亮（或亮度異常）、失真大等各類故障。所以當有故障時，對電源輸出電壓的檢查是必不可少的。為了講解方便，以下各類故障不再將電源單元列入排查范圍。本機中，數字頻率計和數字電壓表使用+5V電壓，其他使用±12V電壓。通過測量很容易發現電壓是否正常。值得注意的是，有時電壓不正常不是電源本身有故障，而是其他單元電流太大所引起。可將各部分電源開口點斷開，分別進行檢測。
2.頻率顯示器顯示異常類故障
（1）數字頻率計顯示器本身故障。如顯示器不亮或缺損部分筆畫等。這些故障屬數字頻率計部分自身故障，與其它單元無關。原因一般是計數器、顯示器以及之間的連線出現故障，也有可能是供電問題。
（2）顯示數值異常。這類故障有可能是數字頻率計本身故障，也可能是信號產生電路的原因。
檢查方法是：先檢查頻率計輸入端是否有正常的方波（幅度和頻率范圍），再判斷故障點在哪個單元。可根據整機方框圖進行分析。
A若頻率計輸入端有正常的方波
說明信號產生電路正常，故障在頻率計部分。
B若頻率計輸入端方波不正常
說明信號產生電路一定有問題，待該部分故障排除后，再檢查頻率計部分是否正常。
3.電壓顯示異常類故障
（1）數字直流電壓表顯示器本身故障。同樣對于顯示器亮度異常、缺筆畫、部分顯示器不亮等現象，故障點在數字電壓表單元本身。
（2）電壓數值顯示異常。這類故障，應根據整機方框圖進行分析。故障點在數字電壓表、AC-DC轉換器和信號產生電路三個單元的全部或部分。
可通過檢查各部分的輸入、輸出信號的波形或大小，進行故障點的確定。
4.輸出信號失真故障
因為信號是直接從信號發生器單元輸出的，所以該故障的故障點在信號發生器單元。以后用單元電路排故法可以直接找出故障點。
四、維修報告
調試報告作為考核中的一個重要內容，填寫時需要注意以下幾個方面：第一，要條理清晰的表達排故思路；第二，故障排除過程要有合理的邏輯關系；第三，要清楚、無歧義的描述故障點，比如三極管哪一極開路、基極和發射極是否短路、集成塊第幾腳開路等；第四，調試報告書寫一定要規范，對于故障點位置判斷過程要寫出來，接著怎樣恢復故障點也要說明清楚，最終顯示正常、故障點得以排除等結論性內容均要填寫完整。
五、小結
1.整機故障是整機在功能和性能方面出現不正常現象而反映出的故障。
2.因整機是由單元電路組成的，所以整機故障歸根到底是單元電路故障。
3.整機排故就是將整機故障查實到具體的單元電路中去，以后再用單元電路排故方法去排除故障。
4.對于本機而言，整機故障，大多數能從兩只顯示器（頻率和電壓顯示）上反映出來，也有些必須經儀器測量才能發現。
學生若要順利通過無線電調試工三級考核，良好的分析故障能力和調試維修能力是必不可少的。本文主要介紹了無線電調試工三級技能鑒定時模電項目實訓中信號發生器的整機故障分析，對各部分現象展開具體討論，說明了各種維修方法和思路，旨在將系統的排故方法介紹給大家。實際訓練和考核中，可能會出現一些特殊的故障，需要進一步歸納總結。
參考文獻：
[1]李明生.電子測量儀器[M]2版高等教育出版社，2008，6
